1. **Énoncé du problème** : Ce TP porte sur la vérification du comportement des bascules JK (74LS76) et des registres à décalage bidirectionnels (74194). 2. **Bascule JK (74LS76) - Table de vérité et fonctionnement** : - La bascule JK est un circuit séquentiel avec entrées synchrones J, K, CLK et entrées asynchrones S (Set) et R (Reset). - La table de vérité indique comment les sorties Q (L0) et /Q (L1) évoluent selon les entrées. 3. **Étapes pour la bascule JK** : 1. Vérifier la numérotation des broches selon la fiche technique. 2. Réaliser le montage avec un signal d'horloge manuel. 3. Étape 1 (asynchrone) : Sans horloge, faire varier J et K, observer que S et R dominent, donc J et K n'affectent pas l'état. 4. Étapes 2 à 5 (synchrones) : Appliquer les combinaisons J, K avec front descendant de CLK (↓) et noter les sorties. 5. Étape 6 : Activer R=0 (Reset), observer Q=0. 6. Étape 7 : Activer S=0 (Set), observer Q=1. 7. Conclusion : Les entrées S et R sont prioritaires sur CLK. 4. **Registre à décalage 74194 - Description et modes** : - Registre bidirectionnel 4 bits avec entrées parallèles D0-D3, entrées série SR (shift right) et SL (shift left), commandes S0, S1 pour mode, et MR pour remise à zéro. - Modes de fonctionnement selon S1S0 : - 11 : Charge parallèle (les données D0-D3 sont chargées simultanément) - 10 : Décalage à gauche (entrée série SL) - 01 : Décalage à droite (entrée série SR) - 00 : Inhibition (ne rien faire) 5. **Étapes pour le registre 74194** : 1. Réaliser le câblage avec horloge manuelle. 2. Appliquer les combinaisons d'entrées selon le tableau donné. 3. Observer les sorties Q0-Q3 après impulsion d'horloge. 6. **Rôle des broches (4.1)** : - MR : Remise à zéro asynchrone, met toutes les sorties à 0. - S1 et S0 : Commandent le mode de fonctionnement (charge parallèle, décalage gauche/droite, inhibition). - SL et SR : Entrées série pour décalage gauche et droite respectivement. - D0 à D3 : Entrées parallèles pour chargement simultané. 7. **Modes de fonctionnement (4.2)** : - Charge parallèle (S1=1, S0=1) : Les données D0-D3 sont chargées simultanément. - Décalage à droite (S1=0, S0=1) : Les bits sont décalés vers la droite, nouvelle donnée entrée via SR. - Décalage à gauche (S1=1, S0=0) : Les bits sont décalés vers la gauche, nouvelle donnée entrée via SL. - Inhibition (S1=0, S0=0) : Le registre ne change pas d'état. **Résumé** : Ce TP permet de comprendre le fonctionnement des bascules JK et des registres à décalage, en observant leurs tables de vérité et comportements selon les entrées synchrones et asynchrones.